Standalone Nested Loop Acceleration on CGRAs for Signal Processing Applications - Pôle Software and Hardware, ARchitectures and Processes Accéder directement au contenu
Communication Dans Un Congrès Année : 2024

Standalone Nested Loop Acceleration on CGRAs for Signal Processing Applications

Domaines

Architectures Matérielles [cs.AR] Systèmes embarqués
Fichier principal
Vignette du fichier
DASIP24_HAL.pdf (736.26 Ko) Télécharger le fichier
Origine Fichiers produits par l'(les) auteur(s)
licence
Paternité - Pas d'utilisation commerciale - Pas de modification

Kevin Martin  : Connectez-vous pour contacter le contributeur

https://hal.science/hal-04505187

Soumis le : jeudi 14 mars 2024-16:52:04

Dernière modification le : jeudi 28 mars 2024-08:52:53

Télécharger pour visualiser

Dates et versions

hal-04505187 , version 1 (14-03-2024)

Licence

Paternité - Pas d'utilisation commerciale - Pas de modification

Identifiants

  • HAL Id : hal-04505187 , version 1

Citer

Chilankamol Sunny, Satyajit Das, Kevin J M Martin, Philippe Coussy. Standalone Nested Loop Acceleration on CGRAs for Signal Processing Applications. DASIP 2024: Workshop on Design and Architectures for Signal and Image Processing, Jan 2024, Munich, Germany. ⟨hal-04505187⟩

Exporter

BibTeX XML-TEI Dublin Core DC Terms EndNote DataCite

Collections

UNIV-BREST INSTITUT-TELECOM CNRS LAB-STICC_UBO ENIB LAB-STICC LAB-STICC_UBS_2 LAB-STICC_ARCAD LAB-STICC_SHARP
11 Consultations
25 Téléchargements

Partager

Gmail Mastodon Facebook X LinkedIn More